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AXI4接口时序解读

1年前作者：北纬二六分类：Toy博客阅读(12)违法举报

这篇具有很好参考价值的文章主要介绍了AXI4接口时序解读。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

下一节：AXI4总线-axi-full-slave IP程序解析_北纬二六的博客-CSDN博客

1.axi4写时序

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图1  写时序示意图

        如上图1示意图所示，主机先向从机发送地址控制信号，接下来数据总线即可互相握手发送数据信号，待数据发生完毕后，从机向主机返还一个应答信号以此做到相互握手互不冲突。

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图2 突发写时序波形图

         如图2所示为突发写时序波形图， 从上图可以看出，首先满足主机AWVAILD与从机信号AWREADY同时有消，此时AWADDR才会被主机接收，带控制信号接收完毕，接下来数据通道从机WREADY与主机WVAILD同时有效，数据即可写入从机，最后一位数据发送完毕的同时拉高一个时钟周期TLAST信号此时可以拉高主机的BREADY信号等待从机反馈接收反馈信号，当主机数据发生完毕，此时从机返回一个BVAILD信号高电平伴随反馈信号，拉低BREADY信号。由于前一章节信号接口解读已经说过，地址控制端口在初始已经发送了有地址初始信号，突发等信息所以，后续地址是递增的并不需要你给数据的同时改变地址，只需要给突发的起始地址即可。axi4时序,AXI协议学习,fpga开发

图3 突发读时序示意图

        如上图3所示读时序和写时序示意图相似，但是读时序没有response，图4所示为官方读时序波形图。

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图4 读时序波形图

       图4所示突发读时序，当ARVLID与ARREADY信号同时为高，此时从机接收到主机发送的ARADDR地址信号，接下来RREADY为主机准备好读数据信号，待RVALID信号有效的同时，从机将数据放到RDATA数据通道，主机开始数据接收，从机数据发送完毕最后一个时钟周期拉高RLAST信号，标识完成数接收。

下一节：AXI4总线-axi-full-slave IP程序解析_北纬二六的博客-CSDN博客

       

        文章来源地址https://www.toymoban.com/news/detail-753270.html

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